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嵌入式系統(tǒng)中的CACHE問題
摘要：描述了在實時嵌入式系統(tǒng)開發(fā)中遇到的與ＣＡＣＨＥ有關(guān)的問題。對引起這些問題的原因——ＣＡＣＨＥ和ＲＡＭ的不一致性進行了討論。最后，提出了解決問題的方法。隨著社會的發(fā)展、人們生活水平的提高，人們對嵌入式計算機應用的要求也越來越高。因此，對嵌入式系統(tǒng)的性能要求也越來越高。明顯體現(xiàn)在嵌入式系統(tǒng)的ＣＰＵ速度的不斷提高上。但問題也隨之而來，嵌入式ＣＰＵ的主頻不斷地提高，一方面加強了ＣＰＵ的處理能力，另一方面，在速度上造成了與慢速的系統(tǒng)存儲器極不相配的情況，從而影響了整個系統(tǒng)的性能。
為了解決這個問題，引入了ＣＡＣＨＥ技術(shù)。ＣＡＣＨＥ是一種高速緩沖存儲器，是為了解決ＣＰＵ和主存之間速度不匹配而采用的一項重要技術(shù)。通過在主存和高速ＣＰＵ之間設置一個小容量的高速存儲器，在其中存放ＣＰＵ常用的指令和數(shù)據(jù)，ＣＰＵ對存儲器的訪問主要體現(xiàn)在對ＳＲＡＭ的存取，ＣＰＵ可以不必加等待狀態(tài)而保持高速操作。
采用ＣＡＣＨＥ技術(shù)，解決了ＣＰＵ與主存之間速度不匹配的問題；但它又帶來了一些其它問題，如本文將提到的一致性問題。
１ 問題的發(fā)現(xiàn)與原因
在進行某嵌入式系統(tǒng)項目的開發(fā)過程中，有一個環(huán)節(jié)需要使用ＤＭＡ方式進行數(shù)據(jù)傳輸。當程序運行后，發(fā)現(xiàn)傳到目的地的數(shù)據(jù)塊中經(jīng)常會有一些錯誤的字節(jié)。如：數(shù)據(jù)本應為００ ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ ０９ ０Ａ ０Ｂ ．．．（１６進制），結(jié)果卻是００ ０１ ０２ ０３ ００ ００ ００ ００ ０８ ０９ ０Ａ ０Ｂ ．．．。在某些環(huán)節(jié)也出現(xiàn)了類似的問題。例如，通過ＨＤＬＣ通道向外發(fā)送數(shù)據(jù)，發(fā)送的總是緩沖區(qū)初始化時的內(nèi)容，實際要發(fā)送的數(shù)據(jù)總是發(fā)不出去，但使用調(diào)試工具看內(nèi)存中的數(shù)據(jù)，卻是正確的。
經(jīng)過一段時間的調(diào)試，發(fā)現(xiàn)出現(xiàn)這種現(xiàn)象的環(huán)節(jié)都使用了ＤＭＡ傳輸數(shù)據(jù)。在通過ＨＤＬＣ通道發(fā)送數(shù)據(jù)的例子中，ＨＤＬＣ通道內(nèi)部也是用ＤＭＡ方式從內(nèi)存直接讀數(shù)據(jù)并向外發(fā)送。經(jīng)過分析，認為問題的原因是出在ＣＡＣＨＥ上，是由于ＣＡＣＨＥ數(shù)據(jù)與內(nèi)存數(shù)據(jù)的不一致性造成的。
所謂ＣＡＣＨＥ數(shù)據(jù)與內(nèi)存數(shù)據(jù)的不一致性，是指：在采用ＣＡＣＨＥ的系統(tǒng)中，同樣一個數(shù)據(jù)可能既存在于ＣＡＣＨＥ中，也存在于主存中，數(shù)據(jù)一樣則具有一致性，數(shù)據(jù)若不一樣就叫做不一致性。具體表現(xiàn)在兩個方面：
（１）更新時可能ＣＡＣＨＥ中的數(shù)據(jù)更新，而主存未更新，則造成數(shù)據(jù)丟失；
（２）在有ＤＭＡ控制器的系統(tǒng)和多處理器系統(tǒng)中，有多個部件可以訪問主存。這時，可能其中有些部件是直接訪問主存，也可能每個ＤＭＡ部件和處理器配置一個ＣＡＣＨＥ。這樣，主存的一個區(qū)塊可能對應于多個ＣＡＣＨＥ中的一個區(qū)塊。于是會產(chǎn)生主存中的數(shù)據(jù)被某個總線部件更新過，而某個ＣＡＣＨＥ中的內(nèi)容未更新，造成數(shù)據(jù)過時。
２ 問題的分析
要解釋這個問題，首先要了解ＣＡＣＨＥ的工作模式。ＣＡＣＨＥ的基本工作模式有兩種：ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式和 ｃｏｐｙｂａｃｋ模式。在ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式下，所有的寫操作都寫入ＣＡＣＨＥ和ＲＡＭ，保證了ＣＡＣＨＥ和ＲＡＭ的一致。然而，每次對ＲＡＭ都有寫操作會使處理器的處理能力降低，并且占用總線帶寬。在ｃｏｐｙｂａｃｋ模式下，寫操作只寫入ＣＡＣＨＥ，不寫入ＲＡＭ，從而提高了處理器性能和總線帶寬。ｃｏｐｙｂａｃｋ模式下，ＣＡＣＨＥ中的內(nèi)容只有在需要的時候才寫到ＲＡＭ中。當ＣＡＣＨＥ中無可用空間時，一般使用最近最少使用算法（ＬＲＵ）來決定哪一個ＣＡＣＨＥ項被替換。ｃｏｐｙｂａｃｋ模式提供了很高的系統(tǒng)性能，但是需要更多的一致性作保證。為了便于理解，給出一個使用了ＣＡＣＨＥ的系統(tǒng)的邏輯框圖，如圖１所示。
該系統(tǒng)中兩個地方會發(fā)生ＣＡＣＨＥ的不一致性：
（１）數(shù)據(jù)ＣＡＣＨＥ ／ ＲＡＭ
數(shù)據(jù)ＣＡＣＨＥ與ＲＡＭ之間的問題源于處理器和其他總線控制器對ＲＡＭ的異步讀寫訪問。ＤＭＡ設備和其他總線控制器對ＲＡＭ的訪問是引起ＣＡＣＨＥ一致性問題的主要原因，這個問題可以通過在程序中加入一些代碼來解決。
（２）共享ＣＡＣＨＥ ＬＩＮＥ
當一個ＣＡＣＨＥ ＬＩＮＥ被兩個以上的線程共享時，也會產(chǎn)生一致性問題。當某個線程使一個ＣＡＣＨＥ ＬＩＮＥ無效時，這個ＣＡＣＨＥ ＬＩＮＥ中的一些項可能屬于另外一個線程。這個問題也可以通過一定的方法來避免，只要在分配內(nèi)存時大小是ＣＡＣＨＥ ＬＩＮＥ大小的整數(shù)倍即可。
在哈佛體系結(jié)構(gòu)、ｃｏｐｙｂａｃｋ模式和無軟件干預的前提下，最佳的保持一致性的方法就是使用具有總線監(jiān)聽能力的硬件。將ＣＡＣＨＥ、ＲＡＭ、ＤＭＡ設備和其它所有的總線主控設備都連到一個物理總線上，以使ＣＡＣＨＥ可以對該總線上的總線交互過程進行監(jiān)聽，ＣＡＣＨＥ將對總線上的地址周期和控制（讀／寫）比特監(jiān)聽，數(shù)據(jù)周期則被延遲到需要時才進行。當ＣＡＣＨＥ中的一項被一個異步操作修改時，該ＣＡＣＨＥ項就會被標為無效。如果處理器對一個已經(jīng)被標為無效的ＣＡＣＨＥ項進行訪問時，ＣＡＣＨＥ就會從ＲＡＭ中重新載入有效數(shù)據(jù)。在ｃｏｐｙｂａｃｋ模式下，處理器對ＣＡＣＨＥ進行寫操作時，ＲＡＭ相應地址中的內(nèi)容就變成過時。如果另外一個設備想訪問ＲＡＭ中的這部分內(nèi)容，ＣＡＣＨＥ就會搶占該訪問周期，將有效的數(shù)據(jù)寫入ＲＡＭ。然后被搶占的訪問周期重新開始并將讀到ＲＡＭ中的有效數(shù)據(jù)。但是，目前提供監(jiān)聽能力的板子并不多。
３ 解決的方法
根據(jù)上面的分析和討論，可見問題正是由數(shù)據(jù)ＣＡＣＨＥ ／ ＲＡＭ的不一致性引起的。雖然關(guān)掉ＣＡＣＨＥ就可以解決一致性的問題，并且能夠減小程序開發(fā)的復雜度。但是一個高性能的系統(tǒng)是需要ＣＡＣＨＥ的，關(guān)掉ＣＡＣＨＥ會大大降低系統(tǒng)的性能。因此，本文僅討論在程序中加入代碼來克服一致性問題的方法。
可以采用以下幾種加入代碼的方法來解決一致性的問題?本文使用ＷＩＮＤ ＲＩＶＥＲ公司的嵌入式實時多任務操作系統(tǒng)ＶｘＷＯＲＫＳ，下面的函數(shù)都是ＶｘＷＯＲＫＳ提供的?：
（１）對于時間上不是那么關(guān)鍵的程序段，可以先用下面的代碼維護數(shù)據(jù)ＣＡＣＨＥ的一致性。
ｃａｃｈｅＩｎｖａｌｉｄａｔｅ ?ＤＡＴＡ＿ＣＡＣＨＥ? ａｄｄｒｅｓｓ? ｂｙｔｅｓ??
／? 輸入緩
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